Membongkar Reka Bentuk dan Pembuatan Cip Silikon Karbida (SiC): Daripada Asas kepada Aplikasi

MOSFET Silikon Karbida (SiC) ialah peranti semikonduktor kuasa berprestasi tinggi yang telah menjadi penting dalam industri daripada kenderaan elektrik dan tenaga boleh diperbaharui kepada automasi perindustrian. Berbanding dengan MOSFET silikon (Si) tradisional, MOSFET SiC menawarkan prestasi unggul dalam keadaan yang ekstrem, termasuk suhu, voltan dan frekuensi yang tinggi. Walau bagaimanapun, mencapai prestasi optimum dalam peranti SiC melangkaui sekadar memperoleh substrat dan lapisan epitaksi berkualiti tinggi—ia memerlukan reka bentuk yang teliti dan proses pembuatan yang canggih. Artikel ini menyediakan penerokaan mendalam tentang struktur reka bentuk dan proses pembuatan yang membolehkan MOSFET SiC berprestasi tinggi.

1. Reka Bentuk Struktur Cip: Susun Atur Tepat untuk Kecekapan Tinggi

Reka bentuk MOSFET SiC bermula dengan susun aturWafer SiC, yang merupakan asas bagi semua ciri peranti. Cip MOSFET SiC biasa terdiri daripada beberapa komponen kritikal pada permukaannya, termasuk:

• Pad Sumber

• Pad Pintu

• Pad Sumber Kelvin

YangCincin Penamatan Tepi(atauCincin Tekanan) merupakan satu lagi ciri penting yang terletak di sekitar pinggir cip. Cincin ini membantu meningkatkan voltan kerosakan peranti dengan mengurangkan kepekatan medan elektrik di tepi cip, sekali gus mencegah arus kebocoran dan meningkatkan kebolehpercayaan peranti. Biasanya, Cincin Penamatan Tepi adalah berdasarkan aSambungan Penamatan Persimpangan (JTE)struktur, yang menggunakan doping mendalam untuk mengoptimumkan taburan medan elektrik dan meningkatkan voltan kerosakan MOSFET.

2. Sel Aktif: Teras Prestasi Pensuisan

YangSel AktifDalam MOSFET SiC bertanggungjawab untuk pengaliran dan pensuisan arus. Sel-sel ini disusun secara selari, dengan bilangan sel secara langsung mempengaruhi keseluruhan rintangan hidup (Rds(hidup)) dan kapasiti arus litar pintas peranti. Untuk mengoptimumkan prestasi, jarak antara sel (dikenali sebagai "pic sel") dikurangkan, sekali gus meningkatkan kecekapan pengaliran keseluruhan.

Sel aktif boleh direka bentuk dalam dua bentuk struktur utama:satahdanparitstruktur. Struktur planar, walaupun lebih ringkas dan lebih andal, mempunyai batasan prestasi disebabkan oleh jarak sel. Sebaliknya, struktur parit membolehkan susunan sel kepadatan yang lebih tinggi, mengurangkan Rds(on) dan membolehkan pengendalian arus yang lebih tinggi. Walaupun struktur parit semakin popular kerana prestasi unggulnya, struktur planar masih menawarkan tahap kebolehpercayaan yang tinggi dan terus dioptimumkan untuk aplikasi tertentu.

3. Struktur JTE: Meningkatkan Penyekatan Voltan

YangSambungan Penamatan Persimpangan (JTE)Struktur merupakan ciri reka bentuk utama dalam MOSFET SiC. JTE meningkatkan keupayaan penyekat voltan peranti dengan mengawal taburan medan elektrik di tepi cip. Ini penting untuk mencegah kerosakan pramatang di tepi, di mana medan elektrik yang tinggi sering tertumpu.

Keberkesanan JTE bergantung kepada beberapa faktor:

• Lebar Wilayah JTE dan Tahap DopingLebar kawasan JTE dan kepekatan dopan menentukan taburan medan elektrik di tepi peranti. Kawasan JTE yang lebih luas dan lebih banyak didop dapat mengurangkan medan elektrik dan meningkatkan voltan kerosakan.

• Sudut dan Kedalaman Kon JTESudut dan kedalaman kon JTE mempengaruhi taburan medan elektrik dan akhirnya mempengaruhi voltan kerosakan. Sudut kon yang lebih kecil dan kawasan JTE yang lebih dalam membantu dalam mengurangkan kekuatan medan elektrik, sekali gus meningkatkan keupayaan peranti untuk menahan voltan yang lebih tinggi.

• Pasivasi PermukaanLapisan pasifasi permukaan memainkan peranan penting dalam mengurangkan arus kebocoran permukaan dan meningkatkan voltan kerosakan. Lapisan pasifasi yang dioptimumkan dengan baik memastikan peranti berfungsi dengan andal walaupun pada voltan tinggi.

Pengurusan terma merupakan satu lagi pertimbangan penting dalam reka bentuk JTE. MOSFET SiC mampu beroperasi pada suhu yang lebih tinggi berbanding MOSFET silikon, tetapi haba yang berlebihan boleh menjejaskan prestasi dan kebolehpercayaan peranti. Akibatnya, reka bentuk terma, termasuk pelesapan haba dan meminimumkan tekanan terma, adalah penting dalam memastikan kestabilan peranti jangka panjang.

4. Kerugian Pensuisan dan Rintangan Pengaliran: Pengoptimuman Prestasi

Dalam MOSFET SiC,rintangan pengaliran(Rds(on)) dankerugian pertukaranadalah dua faktor utama yang menentukan kecekapan keseluruhan. Walaupun Rds(on) mengawal kecekapan pengaliran arus, kerugian pensuisan berlaku semasa peralihan antara keadaan hidup dan mati, menyumbang kepada penjanaan haba dan kehilangan tenaga.

Untuk mengoptimumkan parameter ini, beberapa faktor reka bentuk perlu dipertimbangkan:

• Pitch Sel: Pic, atau jarak antara sel aktif, memainkan peranan penting dalam menentukan kelajuan Rds(on) dan pensuisan. Mengurangkan pic membolehkan ketumpatan sel yang lebih tinggi dan rintangan konduksi yang lebih rendah, tetapi hubungan antara saiz pic dan kebolehpercayaan get juga mesti diseimbangkan untuk mengelakkan arus kebocoran yang berlebihan.

• Ketebalan Oksida PintuKetebalan lapisan oksida get mempengaruhi kapasitans get, yang seterusnya mempengaruhi kelajuan pensuisan dan Rds(on). Oksida get yang lebih nipis meningkatkan kelajuan pensuisan tetapi juga meningkatkan risiko kebocoran get. Oleh itu, mencari ketebalan oksida get yang optimum adalah penting untuk mengimbangi kelajuan dan kebolehpercayaan.

• Rintangan PintuRintangan bahan get mempengaruhi kelajuan pensuisan dan rintangan konduksi keseluruhan. Dengan mengintegrasikanrintangan pintu pagarterus ke dalam cip, reka bentuk modul menjadi lebih ramping, sekali gus mengurangkan kerumitan dan potensi titik kegagalan dalam proses pembungkusan.

5. Rintangan Pintu Bersepadu: Memudahkan Reka Bentuk Modul

Dalam beberapa reka bentuk MOSFET SiC,rintangan pintu bersepadudigunakan, yang memudahkan proses reka bentuk dan pembuatan modul. Dengan menghapuskan keperluan untuk perintang get luaran, pendekatan ini mengurangkan bilangan komponen yang diperlukan, mengurangkan kos pembuatan dan meningkatkan kebolehpercayaan modul.

Kemasukan rintangan get secara langsung pada cip memberikan beberapa faedah:

• Perhimpunan Modul RingkasRintangan get bersepadu memudahkan proses pendawaian dan mengurangkan risiko kegagalan.

• Pengurangan Kos: Penghapusan komponen luaran mengurangkan bil bahan (BOM) dan kos pengeluaran keseluruhan.

• Fleksibiliti Pembungkusan yang DipertingkatkanIntegrasi rintangan get membolehkan reka bentuk modul yang lebih padat dan cekap, yang membawa kepada penggunaan ruang yang lebih baik dalam pembungkusan akhir.

6. Kesimpulan: Proses Reka Bentuk Kompleks untuk Peranti Termaju

Mereka bentuk dan mengeluarkan MOSFET SiC melibatkan interaksi kompleks pelbagai parameter reka bentuk dan proses pembuatan. Daripada mengoptimumkan susun atur cip, reka bentuk sel aktif dan struktur JTE, hinggalah meminimumkan rintangan pengaliran dan kehilangan pensuisan, setiap elemen peranti mesti ditala dengan teliti untuk mencapai prestasi terbaik.

Dengan kemajuan berterusan dalam teknologi reka bentuk dan pembuatan, MOSFET SiC menjadi semakin cekap, andal dan kos efektif. Memandangkan permintaan untuk peranti berprestasi tinggi dan cekap tenaga semakin meningkat, MOSFET SiC bersedia untuk memainkan peranan penting dalam menguasakan sistem elektrik generasi akan datang, daripada kenderaan elektrik kepada grid tenaga boleh diperbaharui dan seterusnya.